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課程名稱 |
電腦輔助積體電路系統設計
Computer-aided Vlsi System Design |
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開課學期 |
103-1 |
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授課對象 |
電機資訊學院 電子工程學研究所 |
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授課教師 |
盧奕璋 |
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課號 |
EEE5022 |
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課程識別碼 |
943 U0240 |
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班次 |
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學分 |
3 |
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全/半年 |
半年 |
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必/選修 |
選修 |
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上課時間 |
星期三2,3,4(9:10~12:10) |
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上課地點 |
電二229 |
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備註 |
ICS組與EDA組碩士生在學期間二選一核心必修課程之一。
總人數上限：100人 |
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Ceiba 課程網頁 |
http://ceiba.ntu.edu.tw/1031CVSD5022 |
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課程簡介影片 |
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核心能力關聯 |
核心能力與課程規劃關聯圖 |
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課程大綱
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為確保您我的權利,請尊重智慧財產權及不得非法影印
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課程概述 |
1. VLSI System Design Overview
2. Verilog-HDL
3. Synthesis
4. Design for Testability and Automatic Test Pattern Generation
5. Static Timing Analysis
6. Placement and Routing
7. Design Rule Check, Layout versus Schematic, Layout Parasitic Extraction
8. Verification
9. FPGA Prototyping |
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課程目標 |
Students will learn how to design VLSI circuits and systems following a standard VLSI system design flow, where various electronic design automation (EDA) tools will be used extensively in the semester. |
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課程要求 |
Homework 35%
Midterm 35%
Project 30% |
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預期每週課後學習時數 |
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Office Hours |
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指定閱讀 |
Cadence Verilog Manual and Lecture Notes |
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參考書目 |
待補 |
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評量方式
(僅供參考) |
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No. |
項目 |
百分比 |
說明 |
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1. |
Homework |
35% |
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2. |
Midterm |
35% |
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3. |
Project |
30% |
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週次 |
日期 |
單元主題 |
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第1週 |
9/17 |
Introduction |
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第2週 |
9/24 |
Verilog-HDL (1) (本週將使用於總圖B1影印中心購買之講義上課 不提供投影片下載) |
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第3週 |
10/01 |
Verilog-HDL (2) |
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第4週 |
10/08 |
Verilog-HDL (3) |
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第5週 |
10/15 |
Verilog-HDL (4) |
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第6週 |
10/22 |
Synthesis (1) |
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第7週 |
10/29 |
Synthesis (2) |
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第8週 |
11/05 |
ATPG |
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第9週 |
11/12 |
Static Timing (同學反應PDF檔有些文字被圖蓋掉 重新提供PPT檔 給大家下載) |
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第10週 |
11/19 |
Midterm (18:30~21:30考試 每人需自備筆電 地點另行宣布) |
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第11週 |
11/26 |
Placement and Routing (1) |
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第12週 |
12/03 |
Placement and Routing (2) |
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第13週 |
12/10 |
DRC/LVS/PEX |
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第14週 |
12/17 |
Verification |
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第15週 |
12/24 |
FPGA |
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第16週 |
12/31 |
Project Presentation (1) |
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第17週 |
1/07 |
Project Presentation (2) |
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第18週 |
1/14 |
Project Presentation (3) |